台积电押宝的CoPoS 怎：么、样

2029量产倒计时。

随着人工智能应用对高性能计算芯片的需求持续激增，全球晶圆上芯片（CoWoS）的供应正在趋紧。与此同时，这些芯片的尺寸也在不断增大，这给更高效的封装方法带来了压力。面板级封装（PLP）是一种颇具前景的替代方案，它因其低成本和可扩展性而备受关注。

台积电正引领这一转变，其下一代解决方案名为CoPoS（芯片基板上面板上芯片(Chip-on-Panel-on-Substrate)），采用矩形玻璃面板而非传统的圆形晶圆。这种面板格式的转变旨在容纳更大的芯片尺寸，并以更低的成本提升异构集成的性能。

据报道，日月光科技控股有限公司已效仿台积电修改了其PLP生产规格，以符合台积电提出的310mmx310mm面板尺寸。意法半导体已开始评估新设备采购，以参与正在进行的行业转型。

意法半导体进军芯片封装领域

意法半导体作为全球重要的芯片制造商，近期宣布对其全球制造布局进行战略性调整，这一举措在半导体行业引发关注。其中，位于法国图尔的工厂将迎来关键改造，成为此次布局调整的核心环节。

长期以来，图尔工厂是意法半导体专注于外延的GaN（氮化镓）技术中心，在该领域积累了深厚的技术沉淀和生产经验。此次改造并非摒弃原有优势，而是在此基础上进行拓展——工厂将在继续承担GaN技术研发与生产任务的同时，扩展至面板级封装领域，这标志着意法半导体正式进军芯片封装领域。

这一转变对意法半导体具有重要意义。通过掌握面板级封装技术，该公司能够更好地推进基于芯片集的复杂半导体应用设计，在相关领域的竞争中占据更有利的位置。同时，这也将增强其在全球半导体市场的综合竞争力，使其在与同行的角逐中拥有更多筹码。

从行业层面来看，意法半导体的这一战略调整，也反映了全球半导体产业向更先进制造技术和更完善产业链布局发展的趋势。随着市场对高性能半导体产品需求的不断增长，具备完整技术能力和制造体系的企业将更具发展潜力，而图尔工厂的改造升级，正是意法半导体顺应这一趋势的具体行动。

生态系统围绕台积电的愿景

市场分析师指出，由于技术门槛高，试图开发面板级封装解决方案的单一参与者往往面临严峻挑战。然而，当像台积电这样的行业领导者制定技术路线图时，往往会催化更广泛的行业整合。这引发了一波后续投资与合作浪潮，小型设备制造商抓住机会，乘势而上，形成连锁反应，可能显著加速设备供应商的增长。

台积电的CoPoS技术将芯片直接安装到玻璃基板上，从而实现了更大的封装尺寸，并提高了多芯片、多功能集成度。这符合客户对更复杂芯片架构日益增长的需求。

克服玻璃翘曲仍是关键瓶颈

尽管CoPoS技术潜力巨大，但如何解决玻璃基板翘曲问题，以实现量产所需的高良率，仍是一个重大挑战。玻璃基板之所以成为CoPoS技术的重要选择，源于其出色的平整度和电气性能，能够为高密度芯片集成提供稳定的基础。但在封装过程中，受到温度变化、材料应力等多种因素的影响，玻璃基板极易出现翘曲现象。这种翘曲会导致芯片与基板的对位精度下降，进而引发焊接不良、信号传输受阻等一系列问题，大幅降低产品的良率，增加生产成本，成为阻碍其量产的“拦路虎”。

面对这一挑战，台积电的应对策略颇具行业参考价值。该公司选择采用310毫米×310毫米的面板尺寸，这一尺寸与传统12英寸晶圆的表面积极为接近。这一战略选择并非偶然，而是经过深思熟虑的结果。其核心优势在于能够充分利用现有的CoWoS（ChiponWaferonSubstrate）生产设备。

CoWoS技术作为台积电在先进封装领域的成熟技术，已拥有完善的生产设备和工艺体系。通过选用与12英寸晶圆表面积接近的面板尺寸，台积电可以最大限度地兼容现有的CoWoS生产设备，无需进行大规模的设备改造或更换。这不仅降低了技术过渡的成本，还能借助成熟的设备和工艺经验，更顺利地实现向CoPoS先进封装平台的过渡，在一定程度上缓解了玻璃翘曲问题带来的量产压力，为CoPoS技术的进一步发展奠定了基础。

2029年实现量产的路线图

尽管CoPoS的部署似乎略微落后于行业最初的预期，但供应链消息人士仍保持乐观。面板封装预计将为大尺寸AI服务器芯片带来显著的成本优势。潜在的早期采用者包括Nvidia、AMD和Broadcom，它们都在为生成式AI工作负载开发先进的HPC解决方案。

据报道，台积电计划于2026年第二季度在其位于龙潭的子公司VisEraTechnologies安装一条CoPoS微型生产线试点。这将为与包括硅光子学在内的其他先进技术的整合铺平道路。该公司计划在2027年完成技术开发，并于2028年开始从Manz、CSunManufacturing和GrandProcessTechnology等合作伙伴处采购设备。台积电位于嘉义的AP7先进封装工厂计划于2029年开始商业规模生产。

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